立创 EDA - PCB 布局

PCB 学习资料

逆天 PCB 论坛 Layout经验总结（1） - 知乎 Allegro： CSDN 宁静致远 Allegro 专栏：Allegro_宁静致远2021的博客-CSDN博客 B站 老吴《Cadence Allegro技巧合集》https://www.bilibili.com/video/BV1Ka41

OrCAD[03] 导出文件

导出网表常见错误 错误保存在 netlist.log 文件中。 （1）引脚名称重复 解决办法： 如果是电源引脚，比如VCC、VSS、GND等重复的引脚，将这些管脚的 type 改成 power 就行。

OrCAD[02] 原理图

【Options】【Preference】 栅格设置： Pointer snap to grid 抓取格点

Cadence SPB 24.1 安装

AD

AD

PCB 基础知识[02] - 焊盘

AD

AD 问题记录

（1）关于AD中无法定位焊盘中心点 首先要开启捕捉 选择的层要是走线层，如 Top Layer 捕捉距离要小一点 比如装配层的线需要焊盘的中点，那应该选择 All Layers

空

立创EDA - PCB 设置

立创 EDA - 铜皮

立创 EDA - 原理图

元件 用简易模式就行了，专业模式它是像 Pads 那样的。 它默认是0.2，得改一下，网格就用2.54的。

立创 EDA - PCB 布线

根据 PCB免费打样规则变更正式实施，新增6层免费，想白嫖板子，必须使用立创 EDA 原生设计，其它软件导入然后修改的无效。 立创 EDA 官方教程：PCB设置 | 嘉立创EDA专业版用户指南 PCB常见问题 | 嘉立创EDA专业版用户指南 免费打样规则： 上

Layout 参考 - 电流采样电阻电路

采样电阻 采样要从中间走，否则会引入其他的参数，导致结果不准确，不过这个误差是线性的误差。

Layout 参考 - ADC 采样电路

ADC的线要远离电感、晶振、主功率回路。

空

OrCAD[01] 元件库

在原理图中，引脚用不到必须打叉，否则 Allegro 导入网表报错。？??好像，记不清了 自带元件库： 库后缀名 .olb 自带元件库：D:\ProgramFiles\Embedded\Cadence\SPB_24.1\tools\capture\library AMPLIFIER.0LB共182个

AD 软件安装

一、双击 Installer.Exe 安装，然后不运行直接退出。 二、破解步骤 （1）将 shfolder.dll 文件复制到安装路径下 （2）添加 alf 授权文件

Allegro 问题记录

走线时不捕捉焊盘中心 【Find】中需要勾选 Pins、Vias 动态铜皮不自动避让 有时候就会莫名奇妙的变成 Disabled，改为 Smooth 就行了。

Layout - TypeC usb2.0

Type-C Layout 指南-CSDN博客 (99+ 封私信 / 82 条消息) USB走线布局经验，一次惨痛的教训 - 知乎

未命名文章

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制造工艺 - 嘉立创

嘉立创PCB工艺加工能力范围说明-嘉立创PCB打样专业工厂-线路板打样 板框和开槽 焊盘 阻焊和绿油桥 过孔 免费过孔：0.3 mm（12mil）以上<

PCB 基础知识[04] - 过孔

通孔过孔 常用： 过孔 <

电源平面分割

Layout 参考 - TF 内存卡

封装绘制技巧

FPC 座子 1、画焊盘 fpc的焊盘一般单边外扩0.05mm 计算最左边的焊盘的X坐标：

AD[03] - 基础操作

要基于原理图布局，而不是飞线，飞线有时候会误导你。 【2（字母上方）】：PCB 电路 【3（字母上方）】：3D 展示 【Ctrl+F】：PCB 镜像 【Shift + S】：高亮当前层，弱显其它层。 PCB PCB 中不捕获了，是因为这个关闭了。